Software de Oracle correrá más rápido con el chip SPARC M6

 

IDG

 

El más reciente procesador SPARC tiene 12 nú;cleos de procesador, lo cual duplica el nú;mero de nú;cleos que tení;a su predecesor, el M5, que se comenzó; a entregar este año. Cada nú;cleo M6 podrá correr ocho threads de manera simultánea, dando al chip la capacidad de correr 96 threads de manera simultánea, sostuvo Ali Vahidsafa, ingeniero senior de hardware de Oracle, durante una presentació;n sobre el M6 en la conferencia Hot Chips en Stanford, California.

 

SPARC ha estado en el mercado por más de dos décadas, y la meta con el M6 es llevar al procesador hacia los sistemas de alto desempeño y altamente paralelos, sostuvo Vahidsafa, añadiendo que el nuevo chip ayudará a ampliar la cartera de servidores de gama alta de Oracle.

 

“Lo que corre en estos servidores es la consolidació;n de las cargas de trabajo virtuales, y bases de datos de una sola imagen, en particular bases de datos en memoria y aplicaciones. Ambas pueden beneficiarse del incremento en el nú;mero de threads y la mayor memoria”, indicó; Vahidsafa.

 

También es imperativo que los beneficios del nuevo chip sean accesibles a las actuales cargas de trabajo y software, sostuvo Vahidsafa.

 

Las aplicaciones multithread se beneficiarán bastante con el nuevo chip, pero las aplicaciones de un solo thread tendrán acceso al queue especí;fico “Critical Thread” gracias a una caracterí;stica en el sistema operativo, lo cual puede acelerar las cargas de trabajo.

 

Algunas otras caracterí;sticas del chip no han cambiado con respecto al M5, el cual fue el primer chip SPARC empresarial de gama alta con un ratio “cache/nú;cleo” mayor. El chip M6 tendrá 48 MB de cache L3, y soportará 1TB de memoria por socket. Oracle no reveló; la velocidad de reloj del chip.

 

El chip ha sido modificado para bases de datos en memoria y aplicaciones con cuatro schedulers DDR3 para organizar mejor el tráfico y la visibilidad de las tareas, indicó; Vahidsafa. El subsistema de memoria ha sido organizado para que los diseñadores de sistemas balanceen el desempeño, la energí;a y la capacidad de servicio.

 

Los procesadores también pueden enlazarse para crear servidores de dos, cuatro u ocho ví;as. Usando cajas especiales llamadas Bixby, el chip también permitirá la creació;n de servidores de 32, 48 e incluso 96 ví;as, con memoria y otros recursos compartidos. El M6 tiene caracterí;sticas para balancear el desempeño en los servidores para reducir la latencia y para asegurar que las transacciones sean procesadas rápidamente. Las caracterí;sticas de coherencia han sido construidas desde cero para grandes sistemas, y pueden ser aplicadas a pools de servidores más pequeños, sostuvo Vahidsafa.

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